关于#fpga开发#的问题：在原有的工程上新加一个模块，发现整个工程的接收数据出错

FPGA的数据出错

cyclonev 在原有的工程上新加一个模块AB，发现整个工程,从接收数据就错了，这可能是什么引起的呢？已排除资源不够的原因。是否是代码不够严谨，时序布线等问题，该如何解决呢。感谢

仔细阅读原来的代码，把框架整明白了再做修改，添加新的模块才会比较顺利。