VCS+XA做混仿验证遇到的XMRE问题

问题遇到的现象和发生背景

本人用VCS+XA进行混仿，顶层为verilog top，子模块用的spice，子模块中有着多个层次
参考手册格式定义访问模拟模块中的某个节点，如下图手册所示

问题相关代码，请勿粘贴截图

test.v文件为最顶层文件，其中include：host.v和xdut.v文件
host.v文件主要是用来集成task，模拟用户端向xdut发送指令数据
本人在顶层host.v文件中写是：
assign secsi0 = test.xdut.xicenter.xitmblk.tsecsi0;

运行结果及报错内容

运行报错log如下：
Error-[XMRE] Cross-module reference resolution error
Error found while trying to resolve cross-module reference
token 'xIcenter'. Originating module 'host', first module hit 'test'.
Source info: assign secsi0 = test.xdut.xicenter.xitmblk.tsecsi0;

我的解答思路和尝试过的方法

本人尝试过：
1、test.xdut.xicenter.xitmblk.tsecsi0，层次上例化名替换成module名，没有用
2、模拟线路上将信号tsecsi0这个信号引到xdut这一层，然后改成assign secsi0 = test.xdut.tsecsi0，虽然不报错了，但是很麻烦，很多想看的深层次的节点需要一个个的从模拟线路底层拉出来。
个人分析猜想：
模拟模块是不是只能打到一层的节点，更深的层次达不到？按照手册的格式top.i1.i2.x1.clk，这里i开头的表示是数字模块的层测，x开头表示模拟模块的层，只有1层。
而我的，xicenter.xitmblk都是xdut模拟块更深的层次

我想要达到的结果

望有精通的指点一下，解惑一下，该如何打到更深的模拟节点呢？