用Verilog设计一个模数为6的同步二进制计数器。
1、设计概述
编写Verilog HDL程序，设计一个三-八译码器，要求如下：
(1)采用行为级描述的方式进行设计；
(2）设置异步清零控制端，低电平复位；
(3）输入数据保持，输出进位提示；
2、设计步骤
(1）写出状态图;
(2)由状态图确定整体输入输出结构图；
(3)进行功能仿真和验证；
模6计数器以及模10计数器（Verilog HDL语言设计）（Modelsim仿真与ISE综合）
https://blog.csdn.net/Reborn_Lee/article/details/81334385?spm=1005.2026.3001.5635&utm_medium=distribute.pc_relevant_ask_down.none-task-blog-2~default~OPENSEARCH~Rate-4-81334385-ask-7736218.pc_feed_download_top3ask&depth_1-utm_source=distribute.pc_relevant_ask_down.none-task-blog-2~default~OPENSEARCH~Rate-4-81334385-ask-7736218.pc_feed_download_top3ask