关于#fpga开发#的问题：VIVADO 2018 ,生成异步时钟的IP核，例化时选用的verilog 模板(.veo)，但综合后显示很多未连接端口

VIVADO 2018 ,生成异步时钟的IP核，例化时选用的verilog 模板(.veo)，但综合后显示很多未连接端口，如下面的警告：
[Synth 8-3331] design wr_status_flags_as has unconnected port WR_RST
查看工程发现-- 例化文件 ASFIFO_16X16_16.VHD ,是VHDL程序 ，这是为什么？

这个 FIFO 的 RST 没接，是会报一大堆警告错误。是可以忽略这些警告的。当然，你要是有强迫症，可以在 IP设置中把 RESET 管脚激活。
这些警告错误不影响你的使用。
这个 FIFO IP 是用 VHDL 写的。你例化时会有一些 VHDL 的代码和文件出现。这是正常的。