关于VHDL顶层文件设计，代码报错的一个问题该怎么解决

问题遇到的现象和发生背景

在quatus 9.0 编写顶层代码报错

问题相关代码，请勿粘贴截图

BEGIN
COOK<=COOK_TMP;
U1: controller PORT MAP(RESET, SET_T, START, TEST, CLK, DONE, COOK_TMP, TEST_TMP, CLK_TMP, DONE_TMP);
U2: loader PORT MAP(DATA, TEST_TMP, CLK_TMP, DONE_TMP, DATA_TMP, LODA_TMP);
U3: counter PORT MAP(COOK_TMP, LOAD_TMP, CLK, DATA_TMP, SEC0, SEC1, MIN0, MIN1, DONE);
END rtl;

运行结果及报错内容

报错内容

我的解答思路和尝试过的方法

重新定义

我想要达到的结果

怎么让它不报错，解决定义的问题

LOAD_TMP LODA_TMP 写错了吧