Verilog语言用case语句中不定态x的用法

有没有人知道这个2´b0x,和2´bx0,为啥后面没有东西
case (sel)
2'b00: y = a;
2'b01: y = b;
2'bx0: y = c;
2'b1x: y = d;
2'bz0: y = e;
2'b1?: y = f;
default : y = g;
endcase
为啥个这种不一样呢，有啥区别或者什么功能吗？

不是没有东西，是有个逗号，表示和下一行的那个情况有相同的操作，
2'b0x, 2'b0z: 执行的语句；
是这个意思