vivado软件下仿真，源文件两个moudle，仿真高阻态

求问该怎么解决啊eda废物之日常学习
硬件仿真没有问题，谢谢大家

又是一个没贴代码的，要学会在代码区贴代码，把问题描述清楚。

你试下这个：
module jishuqi_tb();
reg clk,en,rest;

wire t;
wire [7:0]data_out;//参数定义
siweijishuqi uu1(clk,en,rest,t,data_out);//源文件参数列表映射

initial
begin
#0 clk =0
#0 en =1
#0 rest =0
end

always #10 clk =~clk

GSR GSR
(
.GSRI(GSRO)
);

endmodule