用verilog写出来的计数器，编译成功，但是为什么在仿真时输出有7ns延时？

计数器代码

testbench

仿真时可以看到，dout变为0并不是在rst的第一个下降沿，后面每次dout计数也不是在clk上升沿，而是有一个7ns的延时

求大佬帮忙看看问题所在

不应该做综合，而是应该点RTL simulation!