如何实现下图所示滤波器verilog
可以调用ip核实现么，不能的话，可以稍微提供一下思路和加入到block design中的算法么？
要求输入为32位有符号数。上一个k为2的-14次方，下一个k为2的-30次方
1.
参照这个博客
https://blog.csdn.net/weixin_47032674/article/details/113742375
这图没看懂，看样子不是很复杂。实现应该不难。
自己写代码、调试、改错、会学到很多东西
做具体的东西是学习最好的途径
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参照这个博客
https://blog.csdn.net/weixin_47032674/article/details/113742375
这图没看懂，看样子不是很复杂。实现应该不难。
自己写代码、调试、改错、会学到很多东西
做具体的东西是学习最好的途径