VerilogHDL

使用连续赋值语句,写出由下列逻辑函数定义的逻辑电路的VerilogHDL描述。

L1=(B+C)(A+D)B

L2=( BC+ABC+B C)(A+D)

L3=C(AD+B) +AB

assign s_BandC =B&C ;
assign s_BorC =B|C;
assign s_AandD =A&D ;
assign s_AorD =A|D;
assign s_AandB =A&B;

assign L1 =s_BorC & s_AorD & B;
assign L3 =C & (s_AandD | B) | s_AandB ;

L2没看懂你的逻辑，类似吧，这样写应该没有问题