有符号数
无符号数
在仿真或代码中整错了
代码中缺省值是无符号数,需要定义成有符号数
在输出加signed吗?还是不行。
module dds_test ( input sysclk,
input [9:0] fw_z
);
wire [9:0] fw_z;
wire fre_word_en;
assign fre_word_en = 1'b1;
wire signed [7:0] dds_out;
dds_compiler_0 dds_ip(
.aclk(sysclk), // input wire aclk
.s_axis_config_tvalid(fre_word_en), // input wire s_axis_config_tvalid
.s_axis_config_tdata(fw_z), // input wire [15 : 0] s_axis_config_tdata
.m_axis_data_tvalid(m_axis_data_tvalid), // output wire m_axis_data_tvalid
.m_axis_data_tdata(dds_out) // output wire [7 : 0] m_axis_data_tdata
);
endmodule
module dds_ip_tb(
);
reg clk;
// wire [7:0] data;
reg [9:0] fw_z;
dds_test dds_t(
.sysclk(clk),
.fw_z(fw_z)
// .led(data)
);
// 初始化
initial
begin
clk = 0;
fw_z = 10'b0000000001;
end
//产生10.24MHz时钟信号
always
begin
#49 clk = ~clk;
end
endmodule