这是出现的问题
这是仿真的代码
module project_1_db;
reg clk, a, b, sel;
wire c,d;
project_1 uut_project_1(
.clk(clk),
.a(a),
.b(b),
.sel(sel),
.c(c),
.d(d)
);
initial begin
clk=0;
a=0;
b=1;
sel=0;
end
initial begin
forever begin
#5 clk=0;
#5 clk=1;
end
end
initial begin
forever begin
#98 sel=0;
#100 sel=1;
#2;
end
end
endmodule
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