FPGA仿真文件的激励信号如何产生

FPGA仿真的时候要自己产生一个输入或者说是激励信号来观察现象，我所要用的信号比较复杂，现在可以得到该信号的数据（就是存在Excel表中的），想问一下怎样将该数据引入到仿真文件中作为信号。求指点！

可以编程，读文件中的数据(一般是文本文件)，将读出来的数据产生一组数据流做激励数据，也能将FPGA处理过的数据写入文件。
甚至能用一些现成的图形文件产生图形数据去做图像视频的FPGA算法后产生新的图形文件

verilog中有读写文件语法，可以定义寄存器组来读写文件，并作为信号，语法比较简单