Hello。我需要完成一些verilog模拟和综合。我按照网上的教程下载了Icarus verilog和yosys。我测试了一段作业里的代码发现只要有always_ff就会报错。问了一些使用window的同学并没有这样的问题。后来我尝试用EDA playground，但是还是会报错。 请问大家这有什么解决办法，我只需要能模拟我的代码生成波浪图就可以。感谢🙏。
always_ff 是system verilog 中的语法，文件名的后缀一般是sv,你可以把文件名改成 *.sv，这样应该就能正常编译了。