FPGA进行分析综合的时候出现这种错误该怎么修改？
Error (10170): Verilog HDL syntax error at 199064276.v(1) near text "199064276"; expecting an identifier
module 名起的不对，不能是纯数字， module 名第一个字符不能是数字
这个代码哪里来的？不像是正常人写的啊，反编译的？
得学一学语法嗷
回去再学一下语法，C语言或者Verilog的都行
Error (10170): Verilog HDL syntax error at 199064276.v(1) near text "199064276"; expecting an identifier
module 名起的不对，不能是纯数字， module 名第一个字符不能是数字
这个代码哪里来的？不像是正常人写的啊，反编译的？
得学一学语法嗷
回去再学一下语法，C语言或者Verilog的都行