针对于下图中的逻辑门电路应该如何用Verilog表达呢
问题遇到的现象和发生背景
针对于下图中的逻辑门电路应该如何用Verilog表达呢
因为不是做这个的，想请帮忙解答一下，写一下对应的Verilog逻辑
问题相关代码，请勿粘贴截图
运行结果及报错内容
我的解答思路和尝试过的方法
我想要达到的结果
assign out=~(~(B&Sel)&~(~Sel&A));
assign out =sel?B:A
针对于下图中的逻辑门电路应该如何用Verilog表达呢
因为不是做这个的，想请帮忙解答一下，写一下对应的Verilog逻辑
assign out=~(~(B&Sel)&~(~Sel&A));
assign out =sel?B:A