verilog原理图中有信号未接入的问题，求解答！！

请问大佬们有可能是什么原因呢，具体代码太长就不放出了。一直找不出问题出在哪里😭

模块管脚声明了，但是逻辑代码中没用到。也有可能是你的逻辑代码中优化后没用到这些信号。