用verilog语句编一个8分频器

verilog小白一枚，想问问怎么用设计这个八分频器。

reg [7:0] m=0;
// m[0] 是 clk 2分频
// m[1] 是 clk 4分频
// m[2] 是 clk 8分频
// m[3] 是 clk 16分频
always@(posedge clk)
begin
    m <= m + 1;
end