verilog 小白一枚 想问问这个问题是怎么做的
reg [7:0] a;
reg [7:0] b;
reg [15:0] c;
reg [3:0] i;
//c=a*b
always@(a,b)
begin
c = 16'b0;
for(i=0;i<8;i=i+1)
begin
if( b[i] == 1 )
c = c + ({8'b0,a[7:0]}<<i);
else
c = c;
end
end