FPGA与DDR3的管脚是不固定的，其管脚所在的bank是不固定的，但是必须有相应的约束。从FPGA的芯片手册上得到DDR3连接管脚所在的bank必须遵循SSTL_15电平标准，所以只有这一个约束条件么？还有其它的约束么？