为什么会有引脚已经存在的错误呢？应该怎么改？
为什么会有引脚已经存在的错误呢？应该怎么改？基于quartus18.1 verilog hdl 进行的
可能你的信号命名和CAD软件总线命名的规则有冲突。
比如总线 K[3..0] 成员可能会 K0,K1,K2,K3 来表示，你再用 K1 做信号管脚的命名就和这个总线成员的 K1 冲突了。
可以改个名字试下，改总线名字和管脚名字都行。
可能有两个引脚重名了，都叫k1
为什么会有引脚已经存在的错误呢？应该怎么改？基于quartus18.1 verilog hdl 进行的
可能你的信号命名和CAD软件总线命名的规则有冲突。
比如总线 K[3..0] 成员可能会 K0,K1,K2,K3 来表示，你再用 K1 做信号管脚的命名就和这个总线成员的 K1 冲突了。
可以改个名字试下，改总线名字和管脚名字都行。
可能有两个引脚重名了，都叫k1