xilinx的pll输出频率不对

1. Xilinx的pll在使用外部时钟时，上电后有几率输出的时钟不是想要的频率
   外部输入时钟是由idt芯片给出的60M，然后经过pll后输出一个24.576M，作为音频总时钟。
   后续发现在上电的时候输出的24.576M，有概率变成36.99M左右。
   后来自己使用vio加了复位，上电完成后复位一下就可以输出正常的频率了。
   这到底是什么机制导致输出频率不对？

抓一下信号看看pll是什么时候lock的呢？