library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity adder is
port (a,b : in std_logic_vector(7 downto 0);
cin : in std_logic;
count : out std_logic;
dount : out std_logic_vector(7 downto 0) );
end entity adder;
architecture bhv of adder is
signal data :std_logic_vector(8 downto 0);
begin
data <= ('0' & a) + ('0' & b) + ("00000000" & cin);
count <= data(8);
dount <= data(7 downto 0);
end architecture bhv;
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