以下都以3.0为案例
首先是插损模板，协议规范内做了三个规定，分别是Breakout Channel Only，Breakout+Short Calibration Channel,Breakout+Long Calibration Channel三个，而且定义的是给测试用的，那我们做仿真的时候怎么定义插损是否合格呢，用Long Channel这个么？有点模糊不清的感觉，Breakout这个可以理解为芯片厂商芯片设计的时候用来定义封装引线插损是否超标。那shor和long这两个定义又是用在什么情况下的呢？
然后是时钟，串行总线的一个优势就是可以时钟嵌入数据边沿，不需要再额外拉一对时钟线，然后通过RX端的CDR来恢复时钟，但是PCIE有时钟走线，从协议上看还是支持独立时钟的，那么PCIE的时钟线作用是什么？我大概有两种理解方法，一种是PCIE没有时钟嵌入数据边沿，而是用外部的100M时钟通过CDR恢复成和数据线同频率的时钟给RX端用。另外一种是PCIE还是时钟嵌入数据边沿的，数据的同步时钟和数据一起传输，在RX端通过CDR恢复。然后额外的那对时钟线是用来给解码器啊，锁相环啊这种设备用来做参考时钟的。
然后是关于测试方面的一些疑惑，因为没接触过测试，像是PCIE这种是不是测试只能把主板和子卡分开用夹具去做TX端测试和RX端测试？但是如果TX和RX都在同一块PCB上又怎么去测试呢？
楼主你好，同样对pcie的时钟有点不清晰，你这边解决了吗？能详细解释一下你所提的这个时钟问题吗？谢谢