讨论使用1位全加器(只能用1个)及锁存器或触发器，实现8位加法，要求并行输出并有数据有效指示。(时钟输入 可选1kHZ-50MHZ)。要求给出电路原理图或Verilog-HDL代码，要求仿真并给出仿真结果。
基础差，有大神可以帮忙吗？