--顶层文件程序
LIBRARY IEEE; --库定义
USE IEEE.STD_LOGIC_1164.ALL; --包定义
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY UP_KEY IS --定义实体名，端口
PORT(DIN1:IN STD_LOGIC_VECTOR(9 DOWNTO 0); --定义0~9数字输入
CLK1,CLEAR,DIAL,RE_DIAL:IN STD_LOGIC;
KEYOUT:OUT STD_LOGIC; --定义可输入脉冲指示灯
SEG71:OUT STD_LOGIC_VECTOR(6 DOWNTO 0); --定义七位段码
SEG8:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); --8个数码管
END ENTITY;
ARCHITECTURE ONE OF UP_KEY IS --定义结构体
COMPONENT SHOW IS
PORT(DIN:IN STD_LOGIC_VECTOR(9 DOWNTO 0);
CLK,CLEAR,DIAL,RE_DIAL:IN STD_LOGIC;
KEYOUT:OUT STD_LOGIC;
SET:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
SEG8:OUT STD_LOGIC_VECTOR(7 DOWNTO 0));
END COMPONENT;
COMPONENT TRA IS
PORT(BCD1:IN STD_LOGIC_VECTOR(3 DOWNTO 0);
SEG7:OUT STD_LOGIC_VECTOR(6 DOWNTO 0));
END COMPONENT;
SIGNAL SET_1:STD_LOGIC_VECTOR(3 DOWNTO 0);
BEGIN
U1:SHOW PORT MAP(DIN1,CLK1,CLEAR,DIAL,RE_DIAL,KEYOUT,SET_1,SEG8);
U2:TRA PORT MAP(SET_1,SEG71);
END ARCHITECTURE ONE;
看着像硬件程序。大写字母很不习惯。
SIGNAL和SET 这种 需要配合硬件知识来看程序
现在还不知道楼主的程序是运行在什么硬件上面的。
楼主你转成小写字母再看看也许就清楚了。
这是EDA里VHDL,在quartus 里编程
VHDL FPGA 以前学过。。现在 快忘光了。。。