有关vivado18.3 artix_7 DDR3ip核仿真的问题

自己在Vivado18.3上写了一个DDR3ip核的仿真例子，但是在仿真到12μs时开始出现问题，ras_n和we_n一直为高电平，cas_n则变为方波，dm_addr和dm_ba则开始变为0而不是x，有效输出自然是没有。实际上在创建ip核时已经有问题，无法设定io电平标准，不知道是不是有影响。下面附上部分波形，文件结构和程序，求大神解答哪里出了问题。