请教一个verilog调用fifo核的问题

调用了个FIFO的IP核，综合部过去，报错是illegal redeclaration of module XXX。
我的理解是变量声明重复，但是没有找到重复变量。
删掉了IP核，调用IP核生成时的文件.V核.NGC，综合通过。
想问下版上大神这是什么情况

The *_synth.v file is erroneous and should be removed. Please delete this file from the ipcore_dir and "Clean Project Files" and synthesize again.

我之前用ise14.2也出现了这种情况。用了14.1就没有了。

这个地方是说你有两个样的文件在工程里面，删除一个就能编译正常。