FPGA VHDL 中的一个警告如何去掉

177行没注释177行注释掉
177没注释的话，出现警告!来自网上的主流解释，评价为-6来自网上的主流解释，评价为-6

两个信号的定义如下：
SIGNAL DCM_spd_in : std_logic_vector (7 DOWNTO 0);
PORT (spi_rddata : out std_logic_vector(7 DOWNTO 0); )
求大神帮忙！！

我觉得这和你注不注释没关系，warning的意思是你综合出了锁存器，这个可能产生时序错误。你可以试试边沿触发，应该就没这个警告了

希望社区里的FPGA大神过来看看看啊