verilog if语句循环次数问题

下面是我设计的模块的一部分,仿真的时候发现if语句循环出现问题,比如data从0跳变为1,times的值会一直加到3，src也变成了0000000100010001。求教这里敏感性列表里data只变化了一次为什么if语句的循环条件会判断这么多次？
always @ (data or RESET or finish)
begin
if(RESET==0) //检测到reset信号
begin
SRCH=0;SRCL=0;DSTH=0;DSTL=0;ALU_OP=0;finish=0;times=0;src=0;dst=0;num=0;
end
if(data==15 && num==1)
begin
finish=1; times=0; num=0;
end
if(finish==1)
begin
finish=0;src=0;dst=0;ALU_OP=0;
end
//输入数字时向src和dst存入
if(data<10 && times<3)
begin
if(num==0)
begin
src[11:8]=src[7:4];
src[7:4]=src[3:0];
src[3:0]=data[3:0];
end
else
begin
dst[11:8]=dst[7:4];
dst[7:4]=dst[3:0];
dst[3:0]=data[3:0];
end
times=times+1;
end
//输入符号
if(data==10 && num==0)
begin
ALU_OP=1; times=0; num=1;
end
if(data==11 && num==0)
begin
ALU_OP=2; times=0; num=1;
end

if(data==12 && num==0)
begin
ALU_OP=3; times=0; num=1;
end
if(data==13 && num==0)
begin
ALU_OP=4; times=0; num=1;
end

if(data==14 && num==0)
begin
ALU_OP=5; times=0; num=1;
end
SRCH=src[15:8]; SRCL=src[7:0];
DSTH=dst[15:8]; DSTL=dst[7:0];
end